采样保持(S/H)电路应用于模数转换器(ADC)的前端,其输出信号的建立精度和建立速度直接影响到整个模数转换器的分辨率和转换速率,因此采样保持电路的设计也是流水线型模数转换器电路设计的重要环节。本文基于TSMC0.18μm,1.8V电源电压CMOS工艺,研究并设计一个适用于差分输入信号范围为2V,分辨率为12bit,转换速率为100MHz流水线型模数转换器中的采样保持电路。　　 文中首先介绍了采样保持电路的基本理论,并对常见的采样保持电路结构进行了分析和比较。其次对采样保持电路在采样和保持模式下的各种非理想效应进行全面深入的分析,相应的提出了各种解决办法,同时对比分析了各种放大器的性能。然后在理论分析的基础上结合具体系统的要求进行采样保持电路设计,包括采样保持电路总体电路的设计和各模块电路设计:开关电容的选取、运算放大器、偏置电路和共模负反馈电路、栅压自举开关,其中重点设计了带增益提升技术的运算放大器,电路设计完成后进行了相关的版图设计。　　 利用Spectre对相关电路进行了仿真,仿真的结果表明,在采样保持电路的输入端分别施加差分电压0.5V和-0.5V,时钟频率为100MHz,进入保持相时输出信号最终值在(999.97mV,1.00003V)之间,与理想电压值的误差为0.03mY,达到了12位的精度要求。对输入共模电压为1V,单端信号幅度为0.5V,频率为48.83MHz的正弦波输入信号进行非相干采样,采样保持电路时钟采样频率为100MHz,得到采样保持电路的无杂散动态范围(SFDR)为94.9dB,信噪比SNR为91dB,基本满足目标ADC的系统要求。