在工业上,由于缺乏异步电路设计的工具、技术和相关逻辑单元库,使得设计人员难以在SoC设计中应用异步电路,因此,异步电路很少应用于工业设计领域。此外,深亚微米工艺也增加了漏电流功耗。基于准延迟不敏感的读出放大器半缓冲逻辑单元库是一种强大的异步电路设计库,它能够在深亚微米工艺下平衡延迟和功耗的影响。为了减少这种差距,本文提出了一种有效的异步准延迟不敏感逻辑单元库的设计,该库采用了适合深亚微米CMOS实现的设计流程,着重于减少传播延迟和功耗。该方法通过闩锁效应来平衡逻辑单元中晶体管的尺寸和性能,通过多电压阈值技术进一步减少了功率约束下的传播延时。该方法在实现晶体管网络中整体性能的平衡非常有用,同时能够对功率约束下关键路径和非关键路径上的晶体管进行加速或减速。该基于先进的准延迟不敏感的读出放大器半缓冲逻辑单元库的设计方法已通过SMIC 40nm工艺的验证。具有Muller C元件的基本单元被设计并以1.1V标称电压进行测试,亚阈值电压设为400mV,并在不同的温度下以1GHz的频率进行采样验证。该设计的原理图、版图设计和仿真在Cadence ICFB完成,并使用Cadence模拟设计环境中的Spectre模型进行验证。当以先前的库为基准进行测试时,生成的逻辑单元库显示出传播延时和功耗均有所改善。