浮点融合乘加(MAF)算法复杂,逻辑实现延迟长,规模大,已成为高性能处理器的瓶颈之一,研究高性能的浮点MAF已成为国内外热点。实现功能正确、验证充分、可复用、具有自主知识产权的高性能浮点MAF对提高处理器的性能、缩短研制时间具有重要意义。本文以低延迟双精度MAF为基础,以无中断机制和软件协处理(SWA)为应用背景,高频率、面积小、兼容IEEE 754-85为目标,在以下方面进行了深入研究:1.算法上,改进了低延迟MAF的算法以支持非规格化数;提出了有符号整数补码的舍入算法。2.结构上,采用8站全流水结构,设计了64位乘法器、符号探测器和LZA,提出了支持非规格化数的结构和浮点舍入电路。3.共享硬件,MAF实现了浮点乘加、浮点数规格化、浮化整、整化浮等操作,提出了浮点取小指令及其实现方式。4.测试方面,通过了IEEE CC754、特殊、边界和随机向量的测试,超越函数和系统程序的测试,及一致性验证。5.采用全定制优化了64位乘法器、对阶移位器、符号探测器和LZA等关键路径上的子部件。本文完成了MAF软IP核设计,包括行为级模型、高覆盖率的测试向量集、指令集描述、高性能的可综合代码,综合频率在500Mhz以上。尾数通路的全定制优化后,延迟在半定制的基础上减小了40%,MAF的频率可达到700Mhz。