论文部分内容阅读
频率合成器是现代通信系统的重要组成部分,在通信、军用通信、卫星通信等方面有着广泛的应用。随着现代通信技术的不断发展,系统对频率合成器的精度、频率分辨率、跳频时间和频谱纯度等指标提出了越来越高的要求。本论文主要基于直接数字频率合成DDS (Direct Digital Frequency Synthesis)激励锁相频率合成PLL(Phase Locked Loop)技术,通过ADIsimPLL等软件设计分析计算,实现S波段频率合成的硬件电路。本论文首先介绍了频率合成器的主要性能指标,接着分析了直接数字频率合成DDS的结构及工作原理、DDS的理想频谱特性及DDS的杂散分析,针对DDS杂散分析分别从相位截断误差杂散、幅度量化误差杂散和D／A变换器非理想特性引起的误差杂散三个主要方面去进行讨论。然后就锁相频率合成技术分析了锁相环路PLL的组成及工作原理、锁相环路相位数学模型及工作过程,锁相频率合成噪声性能分析。基于以上DDS和PLL基础理论的分析,根据项目要求,选用性能优良的DDS芯片AD9958和PLL芯片ADF4106,采用DDS激励PLL的频率合成技术实现低相噪、高分辨率、快捷变S波段频率合成器。具体设计中,我们首先进行系统方案设计,论证系统方案实现的可行性,确定相应的芯片,接着分析电路的主要组成和实现,详细说明电路模块及其重要技术实现方式,最后对电路进行测试。通过测试结果分析,本论文所采取的方案是切实可行的,频率合成器的各项性能指标均达到了设计要求。最终结果为：频率合成器频率分辨率优于1MHHz,输出频率范围在2.3～2.95GHz范围内,相位噪声达到—94dBc/Hz@10kHz,-108dBc/Hz@1MHz,100kHz的杂散优于—50dBc,2.3GHz跳频到2.9GHz的跳频时间为15 u s,其中频率分辨率、相位噪声控制和跳频时间均优于我们最初要求的设计指标要求。