随着工艺进入深亚微米阶段,超大规模集成电路的特征尺寸在不断缩小,同时芯片的密度和工作频率相应在大幅度的提高。在深亚微米阶段,物理设计中互连线造成的时延已经超过门时延,电路的性能越来越依赖于互连线线网的性能。由于时钟信号的分布对于同步数字系统的性能至关重要,深亚微米集成电路时钟线网设计、布线和优化对当前的EDA工具提出巨大的挑战,深入研究其布线和优化算法有着重大的意义。本文在回顾了深亚微米集成电路时钟线网的互连线建模、设计、布线和优化算法已有成果的基础上,提出了一种新的互连线时延模型和一种新的同时进行布线和线宽优化的时钟线网构造算法。新时延模型针对树形互连线,提出“等效ABCD矩阵”的概念,在此基础上通过二阶矩匹配估算树形互连线时域响应,并通过曲线拟合给出了解析形式的50%时延估算公式。新模型保证结果的稳定性,并且大大快于传统的仿真方法。实验表明,新模型与电路仿真软件HSPICE仿真结果相比较误差小于15%。基于新的精确的时延模型,本文对将更精确的模型与时钟线网线宽优化算法相结合做了初步的探索。最后,基于已有的时钟线网布线和优化算法,本文提出一种同时布线和线宽优化的时钟线网构造算法,新算法相对于未进行优化的布线结果能够减少50%左右的路径时延。