无线通信、雷达、电子战接收机等现代通信设备信号带宽的提高,使得其对数据采集系统性能的要求也不断提高。这些设备通常要求数据采集系统具有较高的实时采样能力,并且能多个通道同步采样。随之而来,数据采集系统的存储及传输需求也不断提升。为满足数据传输需求,测试仪器总线速率及性能也在不断提高。由此,本文设计了一种基于AXIe测试总线平台的双通道高速数据采集模块,主要研究内容如下:首先,分析并对比两种可实现6.4GSPS高速数据采集的采集方案,由此选用具有JESD204B高速传输接口的ADC芯片以满足高速、高分辨率采样数据传输的要求。为满足动态信号输入,完成前端调理通道方案设计。针对JESD204B子类1系统,设计时钟方案,分析时钟需求,给出时钟参数计算及时钟芯片选型。根据板载触发存储需求设计触发存储方案。基于上述方案给出总体设计及FPGA逻辑平台选型。其次,简介JESD204B协议及其接口结构,并给出链路同步建立过程的三个阶段。为实现基于JESD204B子类1确定性延迟的两通道同步,给出确定性延迟原理,并完成发送端SYSREF最优设计、接收端SYSREF延迟值计算及缓冲器延迟设计。完成时钟电路及采集与数据接收逻辑设计,采集与数据接收主要包括通道增益控制、ADC功能控制、JESD204B IP核控制及数据缓存、解映射模块。然后,完成触发存储的模块化设计及数据传输设计。DDR3读写逻辑部分通过数据位宽转换实现采样数据完整存储。触发存储控制模块包括存储状态机、触发存储及分段存储。通过存储状态机实现存储工作模式及存储深度等的选择。在连续多段存储情况下,可提高对目标信号的捕获能力及大容量存储器的利用率。触发存储数据经高速串行收发器传输至上位机,完成其上传通路设计。最后,对本文设计的高速数据采集模块进行调试及验证。完成JESD204B链路建立调试,包括时钟电路、发送及接收端设置。验证连续多段触发存储及高速数据传输逻辑的正确性。采集模块各指标测试结果表明其性能达标。完成两通道数据同步采样验证。