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由于音频和数据通讯在无线媒体领域的高速增长和巨大的影响力，这就需要高性能的个人通讯领域的无线收发机系统，同时还要兼备高集成度和低功耗的特点。因此频率综合器就成为了整个收发机系统的关键电路实现部分。现在实现频率综合器，工作频率很高，所以降频处理电路是研究的重点，与此同时，相位噪声和锁定时间也是影响其性能的两个重要因素。
本文首先介绍了频率综合器的理论基础—PLL的分析和建模，而后介绍了频率综合器的几种实现结构。紧接着就是本文的核心部分，基于PLL的频率综合器的电路设计，用BiCMOS工艺流片实现了整数型频率综合器和小数型综合器各一。
基于TSMC 0.35umBiCMOS工艺实现了一个2.4GHZ的整数型的频率综合器。这块电路主要突破了高频下Prescaler设计的瓶颈。同时还实现了一个零死区的鉴频鉴相器，高性能的双模电荷泵，使得整块电路能芯片够在相位噪声上有优异的表现，在2.4GHz时测得．1】5dBc/Hz@10kHz。整体功耗为16 mW，芯片面积为1.2ramx1.3mm。
基于Jazz 0.35umBiCMOS工艺实现了一个1.67GHZ的小数型的频率综合器。这块电路采用了新型的24bit∑一△调制器来控制Prescaler，同时还集成了部分VCO的电路，改进了Prescaler电路，可以使综合器的环路的锁定转换时间有很好的表现力。同时在相位噪声上也有较好的性能，在1.67GHz时测得一84dBc/Hz@10 kHz。整体功耗为20mw，整体面积为1.7mmx0.8mm，其中∑一△调制部分所占面积为lminx0.4mm。
最后对研究问题进行了综合分析和展望。对未来研究频率综合器而言，相位噪声依然是研究的主要课题和突破方向，同时功耗、锁定时间等也是在研究中不可忽略的问题。