现场可编程逻辑门阵列与ASIC相比，具有开发周期短、制造成本低、灵活性大、风险小等优点。FPGA已经广泛地被应用于数字电路系统的设计，其占有的市场份额持续增长，已经转变为数字系统的核心。随着集成电路产业和工艺水平的不断提高，FPGA芯片的规模和性能不断提高、功耗和价格不断降低，FPGA得到越来越广泛的应用。但是目前FPGA芯片基本依赖于进口，在器件类型和封装类型方面都受到很多限制。开发具有自主知识产权的FPGA芯片以及配套的电子设计自动化软件具有十分重要的意义。　　 本文的主要工作是为具有完全自主知识产权的辐射加固SOI工艺FPGA系列芯片——VS1000和VS300开发专用综合工具，能够实现将Verilog HDL描述的设计文件转换为FPGA硬件相关的网表文件。同时还实现了资源共享优化算法，针对ALU(Arithmetic Logic Unit--算术逻辑单元)进行共享实现，减少了ALU的个数，实现了面积优化。还将资源共享优化算法进行改进，深入优化，减少FPGA逻辑单元的个数。　　 本文首先结合开源综合工具Icarus和ABC优化算法库搭建VS系列FPGA芯片的综合平台Vsyn，实现了从Verilog HDL描述的设计文件到FPGA结构相关的网表文件的转换，实现了完整的综合流程。　　 本文实现了基于mux的资源共享，使连接到同一个或者同一组mux的相同的算术单元进行共享，大大减少了算术单元的个数，有效地实现了面积优化。同时还实现了加减法的共享，减少了减法器的个数。　　 本文提出了深度资源共享优化方法，对连接到不同mux的时序互斥的相同算术单元进行共享，实现了深度优化。为了提高资源共享的灵活性，本文还实现了可控型资源共享。针对存在多个算术单元且多种共享可能性的情况，本文提出来优先级资源共享，使共享过程按照规定的优先级顺序进行共享，得到较好的优化效果。　　 针对RTL综合中资源共享优化算法只是针对ALU进行优化，以及只优化基于mux结构的局限性，本文提出来扩展型资源共享，使资源共享优化算法扩展至对普通的逻辑门进行优化，以及非mux结构的单元进行优化，进一步减少了算术逻辑单元和普通逻辑单元的数量，实现了面积优化。