准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码是一类重要的结构化LDPC码,它在硬件实现时能够节省大量的存储资源。但是,传统的QC-LDPC码依然存在一些问题,即瀑布区性能较好而错误地板较高或者错误地板低而瀑布区性能不够好。近年来,研究者利用里德-所罗门(Reed-Solomon,RS)码的校验矩阵作基矩阵,构造出在错误地板区和瀑布区均有较优异性能的码长较长的QC-LDPC码。平方剩余(quadratic residue,QR)码和RS码都是BCH(Bose、Ray、Hocquenghem,BCH)码的子类,其码率略大于0.5,具有完美的代数结构、较大的最小汉明距离和较强的纠错能力。因此,基于QR码也有望构造出性能优异的高码率QC-LDPC码。本文针对基于QR码构造的QC-LDPC码设计了相应的编译码器,其主要工作和创新如下:1.通过对基于QR码设计的QC-LDPC码Tanner图的短环分布进行分析,从而找到性能优异的QC-LDPC码,再对其FPGA实现开展研究。2.以移位寄存器加累加器(shift register adder accumulator,SRAA)电路为基础设计了编码器。再对SRAA电路进行改进,设计了改进型串行编码器。3.基于QR码构造的QC-LDPC码相较于同码率下的其它QC-LDPC码其行重较大,这意味着在硬件实现时会消耗较多的资源。本文针对这个问题,首先采用资源消耗相对较少的分层归一化最小和算法(Layered Normalized Min-Sun Algorithm,LNMSA)实现,并通过实验确定了译码器的量化方案和LNMSA的修正因子。4.该译码器利用部分并行结构同时处理层内连续p行;在变量节点后验概率信息的存储结构上,将连续的p个信息合并为一组,连续的两组采用两个RAM进行交替存储;在求取最小值和次小值时,将输入信息分为4组,再从4组中分别获取最小值比较出全局最小值和次小值,从而有效的降低了最小值和次小值比较运算的复杂度。