随着微电子技术的发展，尤其是VLSI技术和微细加工工艺的发展，嵌入式处理器凭借其性能高、功耗低、体积小的优点，越来越多的应用到通信产品、消费类电子产品和机械控制产品中。其中的精简指令集(RISC)处理器更是减少了指令种类、规范了指令格式和简化了寻址方式，方便了处理器内部的并行处理，提高了VLSI器件的使用效率。 本论文旨在对嵌入式CPU的设计进行实质性的研究、探索与改进，以对日新月异的ASIC设计技术提供基础技术的参考。本文除对国内外嵌入式CPU设计进行论述之外，在三级流水线的基础上对流水线结构进行了改进，提出了四级流水线结构的设计设想并加以实现。本文详细介绍了流水线结构的设计，所采用的四级流水线分别为：取指令级IF(InstructionFetch)、指令译码级ID(InstructionDecode)、指令执行级ALU、存储器访问级MEM(MemoryAccess)。另外，本文采用了内部前推和指令预取等方法解决了流水线结构中出现的结构相关(structuralhazard)、数据相关(datahazard)和转移相关(branchhazard)的问题。 本设计采用硬件描述语言VerilogHDL进行建模，通过FPGA进行验证。本设计编写verilog代码约30，000行(代码见附录光盘)，实现了嵌入式处理器核的设计，其等效门数83341门，最高频率35.7兆，预计功耗461毫瓦，可支持33条指令。设计过程中采用了业界广泛应用的EDA工具：Modelsim、Synplify和XilinxISE，进行了行为仿真、逻辑综合和时序仿真，给出了时序和面积报告(相关报告见附录光盘)。 本文提出的观点、论据为同行和相关技术人员设计自主系统提供了参考和借鉴，有相当的理论意义和实用价值。同时，本设计所形成的可综合的高性能嵌入式处理器核可直接应用或经过改进后应用，具有一定实用价值。