片上多核系统(Multi-Processor System-on-Chip, MPSoC)已经成为高性能嵌入式系统的主要选择。研究人员提出了片上互连网络(on-chip interconnection network)来满足未来多/众核系统的高带宽、低延迟的通信需求。路由器是片上互连网络的关键部件,路由器设计的优劣在很大程度上决定了整个片上互连网络的性能。本文提出了一种投机设计,保证了虚通道和交叉开关分配结果的一致性,提高了投机效率,并采用路由计算和微片写缓存并行执行技术,可同时在网络低负载和高负载下有效地缩短微片通过路由器的延迟,并将路由计算的延迟隐藏在微片同步的延迟中。与普通5级流水路由器相比,本文设计的路由器在不同的通信量下可以减小10%～28%的网络延迟。与现有的投机策略相比,本文的设计频率更高,面积和功耗的开销更小,可以获得4.4%的性能提升。拓扑结构决定了片上互连网络中各个节点的分布,对网络延迟有着重要影响。当前芯片的平面工艺使得在片上互连网络中只能使用低维度的拓扑。本文通过模拟仿真和物理综合,在网络成本相同的情况下,对三种拓扑进行了评估。实验表明,二维Torus具有最佳的性能。同时通过crossbar和片上互连网络的对比,发现crossbar在连接8个节点时性能优于片上互连网络,并且具有更小的面积和功耗,而当节点数目上升时,crossbar的性能迅速下降。随着片上互连网络的规模越来越大,软件仿真已经无法满足片上互连网络的验证需求。本文设计了串行传输方案,用于解决在硬件仿真平台中FPGA之间连线不足的问题,并基于此方案在全系统中对片上互连网络的构件设计进行了验证。同时,在FPGA平台上对两种不同的片上互连网络设计进行了评估和比较。