级连码技术的研究及VLSI设计

来源 :哈尔滨工业大学 | 被引量 : 0次 | 上传用户:liangxianke
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该论文研究了RS(204,188)码、(2,1,7)卷积码编译码器的VLSI设计,并结合卷积交织器/去交织器完成了由这两种码构成的级连码系统的VLSI设计.该论文首先对纠错码的发展历史和分类进行了简单的介绍,并从RS码和卷积码译码器的算法、VLSI结构和性能三方面分别综述了RS码和卷积码译码器的国内外发展现状,进而论述了级连码技术的研究现状.然后简单介绍了现代集成电路设计方法学和低功耗IP的一些设计技术.最后,为了得到方便、直观的仿真验证环境,该文用SPW软件分别将由C语言描述的RS码编/译码器、卷积码编/译码器、卷积交织/去交织器以及AWGN噪声发生器生成了SPW库中的模块,搭建了级连码系统的仿真平台.并采用自顶向下设计流程进行了层次结构划分、RTL级建模与模拟、逻辑综合、门级模拟验证和自动布局布线,完成了功能正确的由RS码译码器、卷积码译码器、卷积去交织器等组成的级连译码器的芯片设计.采用0.25μm CMOS工艺,设计的规模约16万等效门,总的译码时延为2555个时钟周期,工作频率为125MHz,芯片面积为7.15mm<2>.
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