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本设计完成了一个10位50MHz的流水线ADC设计，转换器由9级流水线结构及相应的数字校正电路组成，在电路设计中，采用电容下极板采样技术，有效减少电荷注入效应和时钟溃通效应，采用了telescopicOTA以保证整个流水线的速度能达到50MHz，采用每级1.5位的子ADC结构，数字校正电路由简单的数字加法电路完成。设计采用AMIC5N的标准SPICE模型参数，在Cadence工具下的Spectre进行仿真，设计所有的电路都通过了仿真，达到了要求的结果。整个转换器的电源电压为5V，转换器可以接受从-1V到+1V的全差分输入，共模门限为2.5V，参考电压为3V和2V。最后把Cadence中仿真的数据调入MATLAB中进行更深层次的分析，得出功耗192mW，电流损耗为40mA，有效码位(ENOB)为9位以上，无杂散动态范围(SFDR)为63.5dB，转换器的输出错误在+/-1LSB之间。