随着计算机技术的高速发展,信息交流变得越来越频繁,信息安全也备受关注。公钥密码系统是信息安全领域的重要部分。椭圆曲线密码系统是现阶段我们所知道的公钥密码中单比特流安全性最高的密码算法。软硬件都可以实现ECC加密算法,但是软件实现的加密效率和安全性难以保障信息安全,硬件实现的加密效率及安全性明显高于软件,可以保障信息安全要求,但增加了成本费用。模加减运算是椭圆曲线密码体系底层中的最基本运算。本文针对有限域上椭圆曲线模加减运算器的硬件实现主要做了如下工作:第一,提出了模长可变的加减法器设计方法,通过寄存器位的控制,设计实现256/512位模加减运算器。第二,通过研究分析有限域内模加减运算算法,创新性的提出了预先做减法运算,再通过判断符号位的正负来决定是否进行下一步的计算,以此简化了控制电路设计。第三,在运算状态机的Verilog RTL建模中,将加减运算状态机放在一个模块中共用状态寄存器,节省了资源,优化了电路结构。最终设计出基于8/16/32/64位加法器的256/512位素数域加减法运算器,并用FPGA加以实现和测试。测试结果表明,该运算器的最高频率可以达到52.44MHz,完成一次256位素数域加法运算最长需要321.4ns,减法运算最长需要320.8ns。完成一次512位素数域加法运算最长需要633.5ns,减法运算最长需要632.7ns功耗达到129.86mW,共使用2363个Logic elements。由此可以看出本设计在性能、功耗、资源占用上具有很大优势。