随着网络信息技术的发展,信息安全成为一个越来越重要的研究课题。哈希算法是一种单向散列算法,可以广泛的应用于数字签名、密码保护以及完整性检验等领域,是多种信息安全芯片的重要组成部分。基于哈希算法应用场景的多样性,人们对其性能、面积等特性有不同的需求。本文针对不同需求的应用场景,分别提出了适应其需求的哈希算法硬件加速器的架构。针对卡类对芯片面积限制较大的场景,以SM3算法为例,提出以SRAM代替寄存器存储中间变量,并提出基础运算单元分时复用的方式,最终给出了一种极低开销的硬件实现架构。针对对吞吐率要求较高的场景,以SM3算法为例,通过两级流水线的方式,设计了一种高性能的硬件架构。此外,在该架构下,对关键路径上的运算顺序进行调整,提高运算的并行度,从而减小了关键路径的延时,提高了整个加速器的运行频率。针对用户对于多种哈希算法可选择的应用需求,设计了一种可实现SM3, MD5, SHA-1以及SHA-2系列共七种哈希算法的可重构IP。基于各算法整体架构的相似性,提出以同一整体架构实现各算法。并通过分析各哈希算法基本运算逻辑的相似性,最大化地重用加法器和寄存器,极大地减少了总的实现面积。此外,该设计灵活可配,可以对内存直接存取。