当前的无线局域网技术在支持无线高清视频传输等高吞吐量无线数据业务时仍然会遇到瓶颈，面对这一挑战IEEE已启动下一代WLAN技术标准802.11ac和802.11ad的工作，数据吞吐量将达到几个Gbit/s，能够更好地满足快速增长的市场需求。　　 由于低密度奇偶校验码(LDPC)具备优异的译码性能和高度可并行化的译码策略，吸引了相关研究人员的高度关注，并且各无线通信系统选择其作为信道编码方案，在802.11 ac标准中采用了LDPC编译码技术。　　 本文设计了一个满足802.11 ac协议的高吞吐量、低延迟、面积小、低功耗的LDPC编译码器。首先，简要介绍802.11 ac发展历程与LDPC码的基本理论。通过对LDPC码的编译码算法进行了深入研究，结合802.11 ac系统中LDPC校验矩阵的特殊结构使用Matlab进行仿真分析，得到了改进的RU编码方法，译码采用分层修正MS译码算法，同时完成相关参数的选择包括最大迭代次数和归一化因子的选择，并对复杂度进行分析。接着，重点对编译码器硬件结构进行设计和优化，本文的硬件结构具有以下特点:面积小，共用校验矩阵存储单元，并且在存储时采用特殊的存储方法，减小存储器大小;编译码均为部分并行的结构，共用部分硬件资源，比如子矩阵乘法、译码时变量节点信息处理单元和校验节点信息处理单元。高吞吐量、延迟低，采用较高的功能时钟，在编码时改进RU编码的流水线结构，译码时采用水平层间迭代译码，提出适当的部分并行结构。接着使用verilog语言对硬件设计进行RTL代码实现，并采用业界领先的VMM(verification methodology manual)验证方法学进行功能验证，确保功能完全正确，最后逻辑综合。　　 最终得到一个在面积、功耗与吞吐量方面都比较均衡的编译码器。面积为0.86mm2，功耗为250.9mW左右，编码延迟在0.19～2.6us之间，译码延迟在2～5.7us之间，编码吞吐量最大为1495Mbps左右，译码吞吐量在20次迭代次数下最大为778Mbps左右，满足802.11ac系统的要求。