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本文以应用于无线局域网射频收发器中的频率综合器单片集成为设计目的,从系统级,电路级和版图级这三个方面对电荷泵锁相环(CPPLL)频率综合器的设计做了深入的研究。以数模混合为特点的CPPLL频率合成器集成设计较为复杂和困难,本文深入分析了CPPLL频率合成器的组成原理和及其电路实现,并给出了数模混合的版图设计及后仿真结果。主要工作有: 首先在系统级方面,详细讨论了频率合成器锁相环路的动态特性和相位噪声,介绍了802.11b频率综合器系统指标的推导,体系结构的选择以及CPPLL频率合成器的设计流程。 在电路设计方面,分析了频率综合器中各模块的设计和实现方法,着重分析了CMOS工艺下的LC压控振荡器的低功耗,低相位噪声优化设计,并完成了802.11b频率综合器其他模块的电路设计和优化。 在版图设计方面,研究了射频CPPLL频率合成器的版图设计方法,主要包括数字和模拟模块的版图布局、射频模拟电路的抗噪声设计、寄生优化设计和减小器件失配度的对称性设计。在此基础上,实现了完整的单片集成整数分频频率综合器芯片设计,对版图进行了后仿真试验,并给出了仿真结果。 本文整个设计均采用0.18-μm单层多晶硅、六层金属1.8伏标准N阱CMOS工艺来实现的。利用Cadence的Spectre仿真器进行电路仿真,使用Virtuoso平台进行版图设计,利用Asurra工具进行物理验证。所设计的2GHz频率合成器初始版图共有28个PAD,包括PAD在内的版图面积为982μm×996μm。