LDPC码是一类逼近Shannon限的信道编码,在通信和存储领域应用广泛。飞行器数据链是无线自组织网络的通信链路,存在不同信息类型和传输速率的业务,要求LDPC编译码的信息长度和编码效率可配置。针对不同编译码模式兼容率低,导致硬件资源消耗高的问题,论文对比多码率LDPC编译码技术,结合5G标准扩展型LDPC码,设计并实现了一种多码率LDPC编译码器,支持2种信息位长和4种码率,兼容8种模式,可匹配飞行器数据链需求。论文主要研究内容如下:第一,分析场景并选择实现的信息位长和码率。结合自组织网络的应用场景和5G标准LDPC码的结构特点,针对数据链存在不同信息长度的短帧和长帧,选择实现320bits、1280bits两种信息位长;针对数据链要求长帧可改变速率,选择实现1 3、1 2、2 3、5 6四种码率,分别对应四种传输速率和译码门限。第二,设计并实现多码率LDPC编码器。分析生成矩阵和校验矩阵的编码算法复杂度,结合准循环近似下三角的校验矩阵结构,设计了基于循环移位的编码方案。说明编码模块的实现方法,对实现过程存在码字存储、移位长度、矩阵维度的兼容问题,提出优化方案,有效降低多码率编码器的资源占用率。第三,设计并实现多码率LDPC译码器。仿真不同算法的译码性能,在置信传播(BP)算法基础上,选择低复杂度的归一化最小和(NMS)算法,性能损失在0.2dB以内。考虑译码性能和实现资源,选取译码算法中的归一化因子、迭代次数、量化位宽参数。通过扩展矩阵技术,设计并实现多码率译码器,对节点信息存储单元、节点更新单元的模式兼容问题,给出可行的处理方案。第四,通过验证平台完成多码率LDPC编译码器测试。从功能、性能、资源三个方面评估编译码器,实现的编译码器性能相对仿真性能损失在0.1dB以内,信息处理速率高于25Mbps,通过复用1280bits信息位长和1 3码率的单模式编译码器资源,实现8种模式的编译码,触发器占用在5%以下,整体资源消耗较少。论文完成了飞行器数据链多码率LDPC编译码的FPGA设计与实现,兼容不同信息长度和编码效率的方案值得参考,具有一定的工程意义。