随着片上系统(SOC)和片上网络(NOC)的持续发展,ULSI频率和规模不断上升,单个芯片上集成的功能模块也越来越多。这一趋势直接导致芯片尺寸不断增大,同时也迫使设计者使用更多的互连线来传播信号。由于设计者通常通过高速互连总线结构或者点对点互连线来实现芯片子系统(如IP核)和微处理器间的通信,片上互连通信已成为芯片性能的瓶颈,并且成为芯片功耗、面积的重要消费者。因此,解决片上互连线带来的性能、功耗、面积问题变得十分重要。根据互连线的物理特点和工作机理,通过简化分析,引入了互连线基本的电学参数模型,并对其进行了简单的分析。论文建立了缓冲器面积、互连线延时、带宽和功耗模型,结合缓冲器插入和优化互连线宽技术,提出了一种互连线优化模型,该模型可以在延时和带宽的约束下优化互连线功耗和插入的缓冲器面积。加入低摆幅技术,论文对该优化模型进行了更为深入的研究。随后把研究对象扩展到片上总线,根据总线上传输数据的特点,结合总线排序和线间距技术,在设计规则和其他目标约束的条件下提出了一种总线功耗优化模型。实验结果说明,本文的优化模型能够有效减小互连功耗和插入的缓冲器面积。最后本文研究片上互连的温度特性,提出了一种考虑通孔效应和边缘传热效应的互连线温度分布模型,并分析了互连线温度对互连延时和优化结果的影响。