随着集成电路产业的高速发展以及集成电路工艺节点的不断减小,数字集成电路的规模日益增大,同时使得时序要求越来越严格。这就造成数字集成电路的时钟结构变得更复杂,频率变得更高。在数字集成电路后端物理设计中,时钟网络是最主要的额外生成,因为时钟信号为数据传输提供时间基准,所以对于数字芯片设计来说,时钟网络质量的好坏不但关系着设计的时序结果是否能满足要求,而且决定了芯片设计在物理实现过程中的优劣。本文以北斗基带算法控制ASIC芯片为例。设计采用Global Foundries 55nm(GF 55nm)工艺,芯片面积为5.2mm*5.3mm,规模为1600万门,其中包含144个IP,工作频率为250MHz,在该工艺节点下这样的工作频率偏高,且本论文的时钟结构较为特殊,无法用传统设计方法来设计时钟网络。因此本文根据时钟结构的特点,提出一种在时钟网络综合前,对关键路径的时钟单元进行强制配置的方法来设计时钟网络。本文主要研究了通过调整时钟约束文件结构来优化逻辑层时钟网络,通过强制配置来优化物理层时钟网络,获得一个高质量时钟网络的设计方法。为了使ASIC芯片时序收敛同时能降低功耗和面积,本文采用以下时钟网络设计方法:(1)通过时钟结构对设计进行预分析,并选择出需要进行强制配置的时钟单元,在此基础上重新构建时钟约束文件,在工具逻辑结构上优化时钟网络,使设计周期缩短33%以上。(2)在标准单元布局阶段通过强制配置在物理结构上对时钟网络设计进行干预,大幅度缩短时钟单元互连线长度,时钟线延迟平均降低50%以上。(3)基于传统迭代优化设计的思想,扩大优化覆盖范围,将仅在时钟树综合阶段优化时钟网络,延伸至在布局阶段,通过合理设计各类约束文件的参数以及工具流程,对设计进行迭代优化,最终获得一个合理的时钟网络,通过该方法再次降低设计总功耗,由未迭代优化前的180.0832m W降至164.3517m W。仿真结果表明,通过这种逻辑层与物理层共同优化的方法设计时钟网络,时钟偏差(Skew)平均优化了71.83%,建立时间(Setup)的总违例值由-26.437ns降低至-2.610ns,保持时间(Hold)总违例值(Total Negative Slack,TNS)降低了67.25%,整体违例路径的数目降低170条,大幅度降低时序收敛难度,缩短设计周期。同时,设计总功耗也降为原来的78.88%。