随着集成电路技术和计算机技术的高速发展,信息处理方式越来越趋于数字化。作为连接模拟系统和数字系统的关键器件,模数转换器(Analog to Digital Converter,ADC)一直是集成电路领域的研究热点。相比于其他类型的模数转换器,流水线型模数转换器因其能够很好的兼顾速度、精度、功耗和面积而成为无线通信和高清数字媒体等领域应用的主流架构。尤其近年来5G通信技术和超高清数字媒体的兴起更是推动着流水线ADC朝着低功耗、高速、高精度的方向发展。而且,随着数字电路的崛起,越来越多的流水线ADC都配以数字校准技术来纠正模拟电路非理想因素带来的误差。本文针对低功耗高速高精度流水线ADC的关键电路模块进行了研究与设计。基于40nm CMOS工艺设计实现了一款应用于通信领域的12bit250MSps流水线型模数转换器。考虑到功耗原因,本设计采用无采样保持电路(SHA-less)结构,并且流水线子级的尺寸逐级递减。本文详细介绍了流水线ADC的工作原理,主要误差来源及解决措施,并且对关键的电路模块进行了系统的阐述。除此之外,本文还介绍了一种基于伪随机噪声(Pseudo-random Noise,PN)注入的后台数字校准技术,该校准技术可以自适应地校准级间增益,有效的提高ADC的精度。而且,该校准技术全片上集成,能够实时跟踪校准,具有很好的稳定性。最终,本设计采用12级流水线结构,其中前11级电路结构相同,均为3bit/级,最后一级为3bit Flash结构。芯片总面积为1310μm×510μm,其中模拟部分的面积为950μm×510μm,数字部分的面积为360μm×510μm。仿真结果显示,在采样频率为250MHz,输入信号频率86MHz,满摆幅1.2V,电源电压1.1V的条件下,经过校准的前仿真结果:SNDR为72.15dB,SFDR为89.85dB;版图后仿真结果:SNDR为72.76dB,SFDR为81.31dB。ADC总功耗为150mW,其中模拟部分功耗为140mW,数字部分功耗为10mW,优值为0.18pJ/step。