数字电路的测试生成问题是长期以来制约集成电路发展的难题,找到有效的数字电路测试生成方法具有非常重要的理论和现实意义。随着电路复杂性和集成度的不断提高,数字电路的测试已成为妨碍LSI/VLSI付诸应用的瓶颈。尽管国内外许多学者在数字电路测试生成上已做了大量的工作,时序电路的测试生成问题仍然没有完全解决。本文采用基于故障模拟的方法,首次对量子进化算法(QEA)在时序电路测试生成中的应用进行了探索。　　本文将量子计算中的量子位和叠加态的概念引入传统的测试生成算法中,结合时序电路的特点,建立了时序电路的量子进化算法测试生成模型。在国际标准电路iscas’89上的仿真实验的结果表明,与基于GA的同类算法相比,该算法模型可获得较高的故障覆盖率和较小的测试矢量集。　　为了进一步改善测试生成结果,针对量子进化算法的特点,文中还提出改进经典的量子更新算子和基于逻辑模拟的量子染色体初始值设置两项措施,对量子进化算法的测试生成模型进行优化。优化后的量子进化算法模型上在国际标准电路iscas’89上的实验结果证明了这两项措施的有效性。