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静电放电(Electronic-Static Discharge, ESD)是IC生产制造过程中非常普遍的现象,因而ESD保护电路也是集成电路设计的重要部分,它直接影响IC的性能和使用寿命。随着半导体制造工艺的不断进步,CMOS工艺的特征尺寸不断下降,栅氧化层厚度不断降低,氧化层击穿电压不断下降,以及先进工艺(如LDD工序,salicide工序)的使用,都会直接影响ESD保护电路的性能,因此,IC设计中ESD保护电路的研究与设计变得尤为迫切重要。本文的主要内容包括以下几个方面：(1)ESD相关理论研究。分析了集成电路中静电产生的原因及其对IC的危害,介绍了IC中ESD失效模式和四种放电模型、ESD的测试方法。(2)ESD保护方案的设计。首先研究了常用ESD保护器件(二极管.MOSFET.SCR、电阻)的物理特性,因为ESD保护电路的设计主要是利用CMOS器件的I-V特性。本文主要是设计一款OTP存储芯片的ESD保护方案,根据ESD电流的路径,设计了与之相对应的低阻电流通路,并设计了芯片各个模块的ESD保护电路。(3)ESD保护电路的版图设计及全芯片的ESD保护网络。标准工艺中的LDD与salicide工序可以提升普通器件的性能,却会大大降低ESD保护器件的性能,因此ESD保护电路的版图与普通电路的版图有很大不同,对此做出了相应的版图加强措施。最后设计了全芯片的ESD保护网络。芯片基于0.18μ m工艺实现了成功流片。(4)芯片ESD测试。芯片的ESD保护电路的失效分析有许多判断标准,本文的判断标准：对I-V特性曲线进行测试,当电流1uA处的Ⅰ-Ⅴ特性曲线偏移超过±30%则认为ESD失效。委托相关机构进行ESD测试,实验结果证明,本论文的芯片ESD保护的电压级别能达到2KV,完全符合设计指标。