运动估计是视频编码器的重要组成部分,脉动阵列因其结构规则,容易实现而成为运动估计中计算模块的首选,其性能的好坏直接决定了视频图像的压缩质量,同时也决定了整个系统芯片的处理速度、功耗。本课题研究的目的是通过分析脉动阵列中功耗产生的原因,找出相应的降低功耗的策略,并依此进行运动估计中脉动阵列的低功耗VLSI设计。本课题是哈尔滨工业大学深圳研究生院片上网络中心H.264视频编码技术研究中的一个重要组成部分。本文的研究内容主要包括以下几个方面:(1)算法到脉动阵列的映射理论:可得到水平方向可进行流水处理,各行并行处理的规则的脉动阵列结构;(2)阐述了本文在脉动阵列设计中用到的低功耗策略,即通过插入终止寄存器链来终止处理单元(Processor Element, PE)的无效操作,同时选择可综合风格的使用较少硬件的Verilog语句进行设计;(3)结合提出的低功耗策略完成了运动估计中脉动阵列(8×8大小)的设计:阵列含有3种PE单元,在阵列左方和下方插入了终止寄存器链。利用Cadence公司的Verilog-XL仿真器对其进行了功能仿真,调用TSMC 0.18μm工艺库,利用Synopsys Design Compiler综合工具进行了综合,综合频率可达100MHz;(4)设计了两种典型的脉动阵列结构:它们都采用了延迟寄存器组来实现搜索区数据串行输入并行输出,I型结构是只有一种PE单元的8×8阵列,II型结构是对I型结构的改进,它消除了搜索区数据流入阵列时的行间延迟,减少了无用操作。对它们进行了仿真、综合,综合频率均可达100MHz;(5)对相同约束条件下三种结构的综合结果进行了比较,并用标准测试序列对这三种脉动阵列结构进行了测试,对其硬件开销、功耗、速度等参数进行了比较。实验结果表明:采用插入终止寄存器链的方法设计的脉动阵列在增加很小硬件(比I型增加了62个寄存器)的基础上通过终止无效计算,可以节省6%以上的功耗。