论文部分内容阅读
超结（SJ）VDMOS与传统VDMOS相比，在相同的击穿电压下导通电阻降低了约五分之一而成为当前国内外研究发展的重点和热点。其在大功率、低功耗、高集成电路中具有广阔的应用前景。 本论文首先介绍了超结器件的基本结构与超结终端技术，对比了三种主流超结制造技术，分析了不同制造技术的优缺点。其次结合器件物理理论，建立了SJ-VDMOS关键电学参量解析模型，并在此基础上设计优化了一种实用化的SJ-VDMOS结构。最后利用ISE-TCAD仿真软件，获得了不同位置与尺寸的空洞以及文献所涉及的非均匀掺杂对器件电学特性影响的仿真结果。 利用MATLAB工具对所获得解析模型模拟仿真，揭示出SJ-VDMOS关键电学参量与器件结构、材料物理参量之间的规律：1）、随掺杂浓度的提高，SJ-VDMOS击穿电压呈现先增加后降低的变化规律，且该规律在P柱深度较大的情况下更为明显；2）、在掺杂浓度较低时，SJ-VDMOS击穿电压随P柱深度增加而增加；在掺杂浓度较高时，SJ-VDMOS击穿电压随P柱深度增加呈现先增加后降低的变化规律；3）、SJ-VDMOS击穿电压随P柱横向尺度的减小而增大，综合考虑P柱横向尺度和P柱深度，较小的横向尺度与较大的P柱深度时，SJ-VDMOS击穿电压更优；4）、导通电阻与器件几何结构、材料物理参量之间也存在一定的变化规律与击穿电压类似；5）、设计验证的SJ-VDMOS结构参数为：P柱与N区掺杂浓度均为3.5×1015cm-3、P柱宽度为4μm、P柱深度为40μm。该SJ-VDMOS结构击穿电压可达700V，导通电阻为0.11375Ω·mm2。 不同尺寸与位置的空洞及非均匀掺杂对SJ-VDMOS电学特性影响结果：1）不同位置空洞均会较小程度的降低SJ-VDMOS器件导通电阻和阈值电压；2）不同位置空洞对击穿特性均有较大程度的影响。其中位于P柱中部的空洞相对位于底部的空洞对击穿电压影响较小，位于P柱中心的空洞相对P/N柱交界的空洞对击穿电压影响较小；3）对于同一空洞位置，击穿电压将随着空洞尺寸的增加而急剧降低，但阈值电压与导通电阻却几乎不受其影响；4）非均匀掺杂下SJ-VDMOS器件击穿电压与导通电阻均随着P柱深度增而增加。对于非均匀分布程度较高与较低的器件，击穿电压相对误差约为18.9％、9.5％，导通电阻率相对误差约为490％、160％。 本文结果对采用深槽填充技术制造超结器件有重要意义和实用价值。