SDH设备时钟(SEC)是SDH传输系统的重要组成部分，它为SDH设备提供全网统一的定时信息，以便使得整个数字网络中各个节点的数据得以正确地传输和交换。SEC的核心是锁相环，它用来跟踪同步网的定时基准，并对定时基准在传输过程中产生的抖动和漂移等损伤进行过滤，而且当所有外部定时基准信号都不可用时，可以通过内部高稳定度的晶体振荡器来实现高稳定的时钟输出。本课题设计实现了一种由全数字锁相环构成的SEC，它具有一定的频率和相位特性，并对时钟基准具有较好的跟踪性能，满足ITU-T G.813规范的要求。本文创新点在于：根据SEC的要求设计一种具有较小抖动的全数字锁相环；本锁相环采用了两个可变模分频器来对参考时钟和反馈时钟进行分频，然后再进行鉴频鉴相处理，使得锁相环可以适应不同频率的参考源和输出时钟；另外将锁相环输出时钟拆分为相互隔离的反馈时钟和输出时钟，输出时钟不参与相位反馈，有效地保证了SEC短期相位瞬变指标合格。最后还对整个SEC系统电路进行FPGA验证的测试工作，给出测试结果，证明了本设计的可行性。