硅后验证(post-silicon verification)是集成电路设计和制造流程中确保芯片功能无错误的重要手段。在硅后验证技术领域,基于追踪(trace-based)的调试技术是当前被广泛应用的技术之一。随着片上网络(Network on Chip, NoC)架构的出现,集成电路芯片向着结构多核化、功能复杂化的方向发展,这对芯片验证技术提出了更高的要求。因此,研究多核并发情况下的追踪调试技术对于集成电路芯片产业具有重要意义。在多核并发追踪调试中,多个被调试芯核的追踪信号可以通过互连网络并发的传输至追踪缓存中。随着并发追踪芯核的数量越来越多,在经典的单缓存追踪调试架构下,芯片内NoC的传输带宽已经很难满足大量追踪数据的传输需要,进而影响了追踪调试的可靠性。如何在有限的通信带宽下满足并发追踪信号数据流的实时存储已经成为了多核并发调试中的关键问题。本文从多缓存调试框架入手,针对当前方法在多缓存选址优化方面的缺陷,提出了一种基于映射的自调节缓存选址算法。该算法通过映射策略来解决多组不同的追踪源在一个平面内的同时优化,且基于映射的结果提出了白调节的节点分簇和缓存选址算法。该算法能动态调节节点的簇归属,在减小缓存选址个数的同时在整体上平衡每个簇的覆盖范围,从而降低了数据的平均传输路径长度。结果表明,与现有的多缓存选址算法相比,该算法可以减少20%-40%的缓存选址数和降低约30%的传输功耗。在当今的集成电路芯片设计中,芯片的功耗与可靠性密切相关。随着集成度的提高,当今芯片设计面临着功耗密集度增加和可靠性降低的严峻挑战。在多缓存并发追踪调试框架的设计中,合理配置缓存数目的同时降低追踪数据的传输功耗对框架的可靠性保证具有重要意义。我们针对中等规模(芯核数在40-100之间)NoC的芯片,研究对追踪缓存选址个数和追踪数据传输能耗双目标优化的方法。在文中,我们描述了该双目标优化最终出现的帕雷多最优(Pareto Optimality)的状态,并使用遗传算法来获得关于选址个数和传输能耗之间的帕雷多点集(Pareto Points)。实验结果显示了我们方法的有效性,该方法对多缓存追踪调试框架进行实际应用具有较好的参考价值。本文从多缓存架构的并发追踪框架入手,分析了该框架在应用中会出现的一些关键难题,并对多缓存选址和能耗的双目标优化等问题给出了有效的解决方法。本文中方法得到的结果增强了多缓存追踪调试框架的实用性和可靠性,对芯片硅后调试技术的探索具有重要意义。