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随着高带宽、低延迟的无线通信网络的发展,为了支持移动智能终端实现上Gbps的无线通信速率,以及长时间的续航能力,模数转换器(ADC)作为无线通信系统中的重要组成部分,需要能够满足高采样率、高精度以及低功耗的性能指标要求。而传统架构的ADC难以同时达到这样性能要求。而混合架构的ADC具有多种ADC的优点,近年来,混合架构的ADC的研究成为了热门课题之一。流水线逐次逼近型模数转换器(Pipelined SAR ADC)结合了SAR ADC和Pipeline ADC的优势,能满足高速度、高精度以及低功耗的性能要求。但是也具有两种结构的ADC的失调失配等非理想因素,严重的限制了其性能。所以本文就Pipelined SAR ADC中存在的失调失配的校正进行了分析与研究。本文首先对Pipelined SAR模数转换器中存在的电容失配、比较器失调、残差放大器的增益误差和增益非线性进行建模分析。就目前关于这些失调失配的校正技术进行分析与回顾。为了校正DAC电容失配和级间残差放大器的增益误差,提出了一种数字前台校正技术,该校正技术利用低位和高位的电容权重的等效关系来求解出实际电容权重,同时基于第一级和第二级之间的等效关系利用电容权重来等效残差放大器的实际增益,从而实现校正。基于40nm CMOS工艺搭建了应用该校正技术的14位62.5MSPS采样率Pipelined SAR ADC,数模混合电路仿真结果表明,存在失调失配下,ADC在校正后的SFDR由46.03dBc提升到87.30dBc,SNDR由40.46dBc上升到76.78dBc,ENOB由6.43bits提高到了12.46bits。为了支持该校正技术,不需要增加复杂的模拟电路,并且基于数字校正逻辑,提出了一种在面积,速度和功耗上优化的权重计算逻辑电路。该电路通过融合校正模式和正常数据转换模式的计算逻辑,实现资源的复用;采用加法二叉树的结构,缩减了关键路径延迟;并且采用了多种门控技术和多阈值的低功耗优化技术。在1.1V电压,125MHz时钟频率下,数字电路的功耗仅为0.154mW。数字电路的规模大小仅6162门。在速度、面积、功耗和校正效果上充分验证了该校正技术的可行性。