∑—Δ模数转换器(∑—ΔADC)是利用∑—Δ调制技术和数字滤波技术实现的一种高精度模数转换器。它主要由∑—Δ调制器和数字降采样滤波器构成。∑—Δ调制器采用过采样和噪声整形技术,将信号频带内的噪声功率推至高频范围内,然后由降采样滤波器将高频噪声滤除,从而提高了信号频带内的信噪比。∑—ΔADC充分利用现代VLSI技术高速、高集成度的优点,同时减小了对元器件失配的敏感度,在高精度模数转换中广泛使用。本文研究设计一个用于16位精度,带宽2.25MHz∑—ΔADC中的调制器。 ∑—Δ调制器是∑—ΔADC的核心部分,决定了整个转换器所能达到的精度和带宽。本文讨论了∑—Δ调制器的原理和设计方法,就不同结构的调制器进行了分析。根据宽带高精度的设计要求,设计了过采样率为8、时钟频率40MHz、MASH2—1—1结构的调制器,每级子调制器均采用多位量化器。采用动态元件匹配技术(DEM)减小多位量化引入的非线性误差对调制器性能的影响,对数据权重平均(DWA)技术进行了详细的分析与设计。讨论了电路实现过程中运放有限增益、有限带宽、不完全建立过程等非理想因素对调制器性能的影响。利用Matlab进行系统仿真,输入信号2MHz时,调制器精度大于16位,满足设计要求。调制器的单元电路主要有开关电容积分器、量化器及时钟产生电路,采用Chartered公司的0.5μm/5V、2P5M、N阱CMOS混和信号工艺,使用Cadence工具对调制器进行电路级设计。