本次研究的目的是采用65nm CMOS工艺,设计一款高速低功耗的流水线ADC。为了保证ADC的精度和速度,在设计中使用了改进过的栅压自举开关和低增益运算放大器,并结合后台数字校正算法,极大的提高了ADC的整体性能。在高速高精度ADC设计中,当采用特征尺寸很小的工艺时,由于采样电路中的运算放大器很难实现高增益,所以ADC设计几乎不会采用单独的采样电路,而是用SHA-less的结构。在这种结构中,ADC对采样开关的精度是很高的,一般使用栅压自举开关来实现对精度的要求。要实现高速低功耗ADC的设计,必须设计出带宽足够大的运放。考虑到65nm CMOS工艺的特征频率在100G的数量级,于是本次设计采用了低增益的运放,以保证其带宽足够。文章在介绍了ADC的电容失配校正、失调误差和增益误差后,提出了数字校正算法,分别校正了第1级的电容失配误差和第2~4级的增益误差,流水线结构的ADC自身对失调误差有较大的容忍范围,能够自己校正。需要注意的是增益误差的校正是建立在ADC没有非线性误差的基础上,因此设计中需要特别考虑,精心设计。在对比了ADC三种常见的版图布局之后,本次设计采用了左右型布局。并考虑到电路系统级的对称原则,运放布局没有采用中心对称的设计,从而简单实现了整体电路的平面对称设计。最终设计的ADC能够实现10-bit,250-MSPS,功耗在50mW以内的指标。在前仿阶段,奈圭斯特频率采样下,ADC的ENOB能够达到9.82-bit,FOM达到221fJ/step;在后仿阶段,奈圭斯特频率采样下,ADC的ENOB能够达到9.39-bit,FOM达到298fJ/step。