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随着片上系统(System-on-a-Chip,SoC)的集成度以及设计复杂性的提高,芯片测试遇到了巨大的挑战。一方面IP(Intellectual Property)复用技术能加快SoC的设计过程,提高系统集成度,使单一芯片功能更多、性能更强大;另一方面随着单芯片上集成IP核数量的增加,SoC的设计复杂度和电路规模急剧上升,导致SoC测试面临巨大的挑战。因此,如何利用有限的测试芯片管脚实现SoC的可测性设计,降低层次化嵌入式内核的测试难度以及验证测试SoC的测试向量,已经成为芯片设计、测试与生产中的重要问题。本文在给出了数字电路以及SoC常采用的可测性设计技术的基本原理与实现方法后,针对目前SoC测试遇到的问题与不足,基于一款具有373万触发器、9个嵌入式内核的SoC,进行了可测性设计与实现,并通过仿真验证证明了设计方法的可行性。本文的主要内容如下:(1)面向超大规模集成电路的扫描测试设计,针对SoC测试芯片管脚资源有限的问题,设计完成了一种共享芯片管脚的测试块规划,对各个嵌入式内核的测试资源分配进行了合理的安排。然后基于可测性设计工具DFT Compiler给出了SoC顶层的扫描测试电路实现过程,并给出了测试设计规则检查报告。报告结果表明,SoC顶层的扫描测试电路按照测试规划成功地插入到SoC顶层中。(2)面向SoC嵌入式内核测试设计,基于IEEE 1149.1标准与IEEE 1500标准,采用两种标准相结合的一种测试体系架构,实现了对嵌入式内核的内部测试与外部测试,同时对整个SoC测试体系架构的测试指令进行编码和仿真。根据仿真结果,此测试体系架构可以有效地完成对嵌入式内核的测试调度,实现内核的测试与隔离。(3)面向SoC测试向量的产生、验证与整合,基于自动化测试向量产生(Automatic Test Pattern Generation,ATPG)工具TetraMax,产生芯片顶层的测试向量,并对其进行了测试覆盖率验证、功能/时序仿真以及测试功耗的验证。SoC芯片顶层以及各嵌入式内核的测试向量在通过验证后,进行了SoC测试向量的整合。测试向量验证结果表明,本文的SoC可测性设计方法可以在最多使用76个测试芯片管脚的情况下完成嵌入式内核的测试与隔离,实现99.52%的SoC固定故障(Stuck-at fault)测试覆盖率和96.00%的SoC转换故障(Transition fault)测试覆盖率,同时最大扫描测试电压降(IR Drop)小于18%,有效地满足测试要求,证明了该方法有很好的可行性,对工业界同类测试设计有一定的参考意义。