随着大规模集成电路事业的飞速发展,在单一LSI芯片上集成完整的系统已经成为可能。而作为其中重要组成部分的验证,尤其是对于大规模系统的验证过程往往要消耗大量的时间,甚至占据了整个设计时间的百分之六十以上。为了减少验证过程,利用FPGA验证是一种较为可行且普遍的功能性测试模式,但这种方法也存在其相应的弊端,就是在验证大规模系统的时候由于结构的限制往往需要较长的时间来完成。本论文将讨论一种全新的电路验证加速方法,即自动生成流水线结构。在这种方法中,输入端是FPGA的生成结果,且通过在电路中增添逻辑单元来将电路分割成流水线的结构,从而达到增加处理速度、改进处理结果的目的。在这里我们必须注意的是这种建立流水线结构的方法将把系统中的某个需要改进的组合电路分割成两个甚至多个部分从而达到降低延迟以及增大速度的结果,但相应的电路的最高频率也会增加。通过用这种流水线结构,电路的数据处理量被大幅度的提高了。另外,为了减少流水线结构所带来的附加资源损耗,本文还提出了一种基于基础逻辑单元(LUT)或者FPGA逻辑单元的电路改进方法,该方法从基本算法上对电路实施了“切割”以达到增加运算速度的目的。除此之外,本文还讨论了一些在改进流水线结构时可能出现的问题以及条件。