在IC(集成电路)工业中,ESD(Electro-Static Discharge,静电放电)是影响IC芯片可靠性的主要因素之一,已经成为开发新一代工艺技术的一个难点。在超深亚微米工艺下,缺乏对ESD损伤失效物理机制的理解在很大程度上限制了设计经验从一代工艺传递到下一代工艺,而对失效机理的理解正是超深亚微米工艺ESD保护结构设计的关键。因此,本文主要对超深亚微米CMOS工艺MOSFET的ESD失效物理机制进行了研究。论文首先建立了一个混合模式的仿真平台,为ESD保护结构的研究提供了一个很好的分析和设计工具,同时搭建了一个TLP(传输线脉冲)测试系统,以得到一些细节的数据帮助理解ESD失效机理。本文对ESD应力下超深亚微米NMOSFET器件内部载流子的强电场非本地输运进行了分析和研究,根据其特点可以将电子能量驰豫时间看作是电子能量的函数,然后使用蒙特卡罗模拟方法得到了电子能量驰豫时间和高场迁移率的经验模型,并使用新的参数模型加入ESD混合仿真平台,仿真结果与实验符合较好。最后利用改进的仿真模型对TLP测试的各项关键参数进行了混合模式仿真,详细分析了TLP实验中的若干问题及其物理过程。论文通过对短沟道Silicided(金属硅化物) NMOSFET的研究发现,Silicided扩散区栅侧边缘附近会出现电流集中现象,在源端复合效应的促进下,源端会出现一个不同于漏端的新的热点。这个热点温度甚至可能超过漏端温度,造成NMOSFET的源端热击穿。通过对non-Silicided器件的研究发现,其漏端的镇流电阻可以增加寄生分段BJT的导通均匀性,同时使主要电流通路深入衬底内部,远离Si-SiO2表面,避免了氧化层和表面沟道的过早失效,因此改善了器件的ESD失效阈值。DCGS(漏接触到栅边缘的间距)可以增大镇流电阻,提高ESD失效阈值;但是SCGS(源接触到栅边缘的间距)变大时,源端电阻的增加不利于源衬结的正向导通和分段晶体管的导通均匀性,因此源端镇流电阻增大带来的好处有限。当沟道长度变大时,由于寄生双极晶体管电流增益减小,因此ESD失效电流也减小。论文使用DC和脉冲应力对90nm NMOSFET的ESD潜在损伤进行了测量和分析。分析认为雪崩热空穴注入栅氧化层,会产生界面态和大量中性电子陷阱,引起阈值电压增大、亚阈值电流减小。Snapback应力期间产生的氧化层陷阱将会引起SILC(应力引起的泄漏电流)增加、Qbd(击穿电荷)减少,它也会造成关态漏泄漏电流的退化。HE(热电子)产生的界面态可以在snapback(突发回扫击穿)应力期间屏蔽热空穴注入栅氧化层,导致MOSFET退化速度比未加HE应力的情况小。而栅氧化层损伤不仅在漏区一侧产生,而且也会在源区一侧产生。使用脉冲TLP应力对NMOSFET器件进行测量发现,脉冲周期越长,其退化越大。分析认为这主要是温度效应造成的,脉冲TLP应力周期越长,器件内部温度越高,NMOSFET栅氧化层的注入机制越强,则引起的损伤更大。超深亚微米CMOS工艺的器件特征尺寸小,结深较浅,这就要求ESD保护结构快速开启以顺利的泄放ESD电流的要求。论文最后一部分在以前章节的研究基础上,使用混合仿真方法设计了一款芯片的ESD保护结构。文中采用了ESD检测电路使ESD保护结构更快开启,以避免内部电路损伤。通过混合模式仿真对电路中器件进行了参数调整并验证了保护结构的有效性,测试结果符合设计要求。