集成电路的制造技术在不停地发展，单个硅片上可以容纳的晶体管数越来越多，已经达到了数十亿门级。这样巨大的晶体管容量满足了设计复杂的多处理器系统芯片(MPSoC)的需要。在集成电路制造工艺进入深亚微米级别后，连线延时超过了门延时，成为电路延时的最主要因素。这使得芯片不能再采用单一时钟，因为时钟信号穿越整个芯片需要数个周期，而且时钟歪斜变得不可控。可以采用全局异步局部同步(GALS)的方案来解决这个问题。近年来，片上网络(NoC)结构被提出并应用于多处理器系统芯片的IP互连。片上网络结构很好地实现了全局异步局部同步的设计思想。基于片上网络结构的多处理器系统芯片可以广泛地应用于不同的领域。针对系统芯片的片上网络发展趋势，本文论述了一个用于多处理器系统芯片片上网络设计和验证的开放性平台——NoCOP(Network-on-Chip Open Platform)平台。NoCOP平台主要由软件子平台、硬件子平台、设计方法学、可重用的软件模块和可重用的硬件IP组成。NoCOP软件子平台通过一种层次化的通信结构和NoCOP硬件子平台相连。采用层次化通信结构的一个好处是，高层应用不必关心底层的通信细节，从而简化了为平台开发新应用的过程。本文将指令集模拟器(ISS)移植到层次化通信结构上，不仅可以实现对片上系统的软件和硬件验证，还增强了NoCOP软件子平台的可编程能力。NoCOP硬件子平台以FPGA为核心，最高可以达到约2百万ASIC逻辑门的设计容量。NoCOP硬件子平台采用12层的PCB，在设计过程中遵循高速电路设计的原则。NoCOP硬件子平台上有丰富的硬件资源，并特别针对视频应用设计了支持HDTV1080P的视频输入输出接口。通过高速扩展插槽，可以连接到更多的硬件资源，还可以实现多个NoCOP硬件子平台的互连，从而提供更大的逻辑容量。作为NoCOP平台的一部分，本文设计了一系列可重用的片上网络组件，如交换开关、拓扑结构、路由算法和通信协议等。在设计过程中，比较了不同的实现方案。其中交换开关在SMIC 0.18um CMOS制造工艺下可以达到3.2G字节／秒的数据带宽。在NoCOP平台上可以对片上网络进行软硬件协同验证。此外，只需要增加少量的硬件模块就可以在NoCOP平台上实现片上网络的监视系统，用于分析片上网络的性能，发现系统的瓶颈，从而提高片上网络的运行效率。