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随科技进步，传统存储器件已不能满足人们的需求，对高容量存储器的需求越来越大。向存储器件中引入p-n界面是提高存储密度的一个有效方法，可提高阻变稳定性和开关比。为制备完整p-n界面，需采取两种结晶性不同的氧化物。多种阻变材料中，NiO是典型高温结晶的p型氧化物，CeO2是低温结晶的n型氧化物，在同一退火温度时，NiO和CeO2间可形成明显的p-n界面，本文将基于NiO/CeO2膜层结构探究不同接触的p-n界面对薄膜器件阻变特性的影响。首先通过Materials Studio软件对不同接触面积的NiO/CeO2界面进行理论计算，确定接触面积不同确实对薄膜产生影响。随后分别对分层溶胶薄膜、分层纳米粒子薄膜及复合粒子薄膜进行阻变特性的实验研究，重点对器件的开关现象、开关稳定性、器件保持性和阻变机理进行分析。工作内容如下。 分层模型与纯NiO和CeO2单晶体模型的电子轨道局域态密度结果表明，不同接触面积的p-n界面确实对晶体的电子特性产生很大影响。对三种分层模型的总态密度图及费米能级处的态密度进行积分，分别计算出总的载流子数与费米能级附近的载流子数，得到NiO/CeO21×1分层结构、NiO/CeO22×2分层结构及NiO/CeO22×2×2分层结构费米能级附近的载流子数占总载流子数的比例分别为29.45％、26.19％和24.36％，说明三种分层模型导电性大小为NiO/CeO21×1分层结构＞NiO/CeO22×2分层结构＞NiO/CeO22×2×2分层结构。则对应的实际薄膜的导电性大小顺序预测应该为:分层溶胶薄膜＞分层纳米粒子薄膜＞复合粒子薄膜。 对比不同NiO/CeO2界面的实验研究结果，三种模型的器件均为双极阻变开关，以低温退火薄膜的实验结果为例进行对比，发现两种分层薄膜器件的阈值电压在误差范围内相等，均比复合薄膜器件的低，与理论计算结果一致。开关比均在103，但NiO-CeO2复合薄膜的最小，分层纳米粒子薄膜开关比最大，达到4×103。复合薄膜在低温退火时稳定性和保持性均较好，但分层薄膜的稳定性和保持性各有缺点。块体薄膜中由于存在较多缺陷，电荷输运基本都含有SCLC机制，引入p-n体界面后，同时也引入肖特基发射效应。分层薄膜器件阻变机理一般同时存在导电细丝和肖特基势垒机制，而复合薄膜中的微元p-n界面多以增加缺陷的方式影响器件，阻变机理表现为缺陷能级电荷的捕获与释放。 总之，本文通过理论与实验相结合的方式研究了p-n分层界面与p-n混合界面对薄膜器件阻变特性及机理的影响，为基于p-n界面的纳米粒子在相关半导体器件和存储器件中的应用提供了实验研究基础和理论分析。