随着因特网和3G移动通信技术的发展,数字视频的传输和处理成了目前的热点技术,如何更好的提高数字视频的压缩效果是其中的关键技术。新一代视频压缩编码标准H.264/AVC的提出很好的从理论上提高了目前的视频压缩水平,而通过超大规模集成电路完成该算法的硬件实现,则可以高效的将该算法应用于各个领域。在H.264/AVC标准中,采用了支持1/4像素精度的运动估计算法,并且支持自适应块大小和帧场自适应编码。这些都大大增加了运动估计的运算复杂度,本文提出了一种支持MBAFF(Macroblock Adaptive Frame Field Coding,宏块级帧场自适应编码)运动估计引擎的VLSI实现。通过创新的并行模块架构和高效的SAD匹配运算单元,仅通过一次SAD匹配运算,就可以得到不同块大小、不同编码模式下的SAD结果,通过判决得到一个编码宏块对的最优的块分割和帧场模式判决。对本文设计进行综合与性能分析,结果表明,在最坏的情况下,本文中的设计仍能够在1109个时钟周期内完成一个宏块的运动估计,同时,综合时钟频率可以达到150MHz。因此,本文设计可实现高性能的运动估计运算,并且能够用于大分辨率视频图像的实时编码。