定时数据码型发生器是一种用于产生数字电平激励电子测试设备或软件,它可以是同步数字激励的来源,其生成的信号对于在逻辑级别测试的数字电子设备有着重要的帮助。本文基于“3.35Gbps定时数据发生器”的项目,实现深存储无缝数据信号的产生的模块,主要指标包括,实现信号输出数据率为50k~3.35Gbps,同时存储深度为512Mbits,本文主要实现如下的功能:1)深存储电路设计本设计基于DDR3 SDRAM的深存储电路,包括本设计所需要的获取数据块的方法的基于FPGA内部SRAM的存储方法,以及DDR3 SDRAM深存储电路的接口设计,接口包括MIG核的接口设计和时钟接口设计,最后设计了DDR3SDRAM深存储的读写时序,包括整个控制的状态机设计,以及分别的写入和读取的时序状态机设计。2)基于沿合成和分解的脉冲波形合成设计了数据合成输出的电路结构,设计了脉冲合成电路和数据合成电路,借助延时电路实现可控的脉宽的合成,并通过沿合成、沿分解实现数字的脉宽合成、NRZ和RZ码型信号,再借助反向输出方法,实现对R1信号的输出。3)基于PCI-e的通信电路设计本设计中提出了基于PCI-e的通信电路,包括PCI-e的硬件接口电路、PCI-e所使用的DMA数据传输模式、本地FPGA的本地总线接口的方法4)深存储高速数据合成设计了低频数据流合成方法以及高频数据流合成方法。低频数据流合成方法采用FPGA内部的逻辑资源进行实现,通过计数合成的方法实现对低频数据流的产生;高频数据流的合成借助FPGA内部的高速串行收发器GTX,GTX最高的输出为12.5Gbps,本设计中所要求的最高数据率为3.35Gbps,因此能够满足所需要的要求,本章节中对GTX的结构和复位时序进行了介绍,并基于该结构设置了所需要的电源模块,同样根据复位时序,设计了GTX的状态机,保证复位的正常进行,为不断变化的数据流产生提供保障,保证数据能够正常收发。本文对上面所描述的电路和方法进行了调试和验证,完成了项目中的时序功能的指标。