流水线模数转换器（Pipeline ADC）是一种流行的奈奎斯特速率数据转换器,因为它具备在高转换速率下保持较高精度的特点。随着音频视频、仪器仪表和高速数据采集等应用的迅速发展,流水线ADC设计正朝着更高的速度和精度、更低的电源电压和功耗的方向发展。本课题旨在实现一种基于后台校准算法的时间交织流水线ADC的整体系统建模与电路设计、算法设计及硬件实现。本论文利用Cadence Virtuoso软件设计了一款基于180 nm CMOS技术的12位全差分Pipeline ADC。同时采用双通道时间交织结构实现双倍采样速率。ADC差分输入工作电压范围为200 mV～800 mV,供电电压为1.8 V,整体ADC架构由10个1.5位子级、1个2位级Flash ADC和一系列数字校准电路组成。论文提出一种高速低导通电阻自举开关,导通电阻约为现有自举开关的36.76%,输出有效位数提升了1.39 bit,提高自举开关性能。整体ADC电路符合设计要求。在Matlab Simulink仿真软件中搭建Pipeline ADC时间交织模型。提出一种基于PN抖动的双通道分裂模数转换器（Split ADC）后台校准算法,通过可分离式双阶段校准实现对Pipeline ADC增益误差及电容失配、非线性的消除。通过FPGA Xilinx开发板硬件实现第一阶段PN抖动校准,第二阶段Split ADC校准通过Matlab代码实现。解决了Split ADC算法无法在大量级误差存在的前提下无法收敛与PN抖动校准所需校准周期过大的问题。在时间交织模型中ADC前五个子级中引入5%增益误差及2%电容失配。经过后台校准后仿真结果表明,当采样率为100 MHz时,校准后的ADC有效位数为11.23 bit,较校准前有5.14 bit提高。SFDR为84.853 dB,较校准前提高40.344 dB,验证所设计的算法有效性。