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随着近年来数字技术的快速发展，信号处理系统中对于高速高精度的模数转换器的要求越来越高。流水线模数转换器由于其在速度、精度和功耗方面较好的折衷，因而在现代无线通信系统，有源相控阵雷达等高端电子信息系统中得到了广泛的应用。增益数模单元（MDAC）、子模数转换单元（子ADC）、基准电压源等电路模块是流水线ADC中的关键电路，它们的速度和精度严重影响整个ADC的转换性能。本文针对高速高精度流水线ADC的这些关键电路模块进行了研究和设计。基于SMIC0.18μm1.8V CMOS工艺设计实现了适用于14bit250MSPS流水线ADC的3.5位流水级的MDAC电路、高速动态比较器（子ADC电路）和带隙基准电路。本文首先对流水线ADC的系统结构进行了分析，确定采用SHA-less结构，第一级MDAC为3.5位量化精度。根据系统指标分析设计了带增益自举和共模负反馈的两级全差分运算放大器，栅压自举开关、高速全差分动态比较器和带隙基准源电路等。并使用了相应的前台数字校准技术，以提升流水线ADC的转换性能。仿真结果表明，所设计的运算放大器直流增益为92.57dB，闭环-3dB(13.06dB处)相位裕度为62o。高速动态比较器失调电压约为375μV。对第一级MDAC输入100MHz的测试正弦信号，可得其输出信号的信噪比SNR为81.5dB，无杂散动态范围SFDR为98dB，信噪失真比SNDR为81dB，有效位数ENOB为13.27bit。带隙基准电压温漂约为10.347ppm/℃，低频时PSRR为98.8dB。均满足系统要求。最后对整个ADC系统进行仿真表明，当输入测试信号为100MHz的正弦波时：流水线ADC输出信号的SNR为82.16dB，SFDR为93.4dB，SNDR为81.13dB，ENOB为13.18bit。整个流水线ADC总功耗为300mW，芯片总面积3.4×4.2mm2。