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基于芯模(mandrel)和侧墙(spacer)工艺的自对准多重图案成形技术(self-aligned multiple patterning，SAMP)，有可能将集成电路的最小空间半周期推至亚15纳米，近来受到了半导体产业界的广泛关注。其中，自对准三重图案成形技术（self-aligned triple patterning，SATP）工艺复杂性较低，二维设计灵活度高，形成的电路空间半周期最小可至13纳米。自对准四重图案成形技术(self-aligned quadruple patterning，SAQP)是自对准二重图案成形技术(self-aligned double patterning，SADP)的延拓，能够将空间半周期缩至10纳米，已在闪存电路的关键层得到应用。自对准六重图案成形技术(self-aligned sextuplepatterning，SASP)是SADP和SATP工艺模块的耦合，最小的电路空间半周期可至7纳米，并且适合于大规模量产。 在SAMP技术中，目标图案是由两次或者更多次光刻步骤形成。各个掩模上的图案与原始版图相比，差别很大。如何基于原始版图，分解并构建各个掩模上的图案，最终通过多次光刻步骤合成目标图案，成为SAMP技术中亟待解决的问题。本文讨论了自对准三重、四重、六重图案成形技术的工艺、版图特征并提出了对应的二维版图分解算法，使得利用自对准多重图案成形技术制造二维逻辑电路成为可能，主要工作罗列如下: 1.首次提出了三掩模SATP技术的二维版图分解算法。通过引入基于版图网格的布尔变量，SATP技术的工艺规则被转化为布尔表达式，其版图分解被转化为一个布尔可满足性(SAT)的数学问题并进行求解。此后利用SATP工艺特征降低了输入变量的数目，使得计算复杂性显著降低。 2.分析了双掩模及三掩模SAQP技术的工艺特征。通过生成辅助芯模图案，将(双掩模及三掩模)SAQP版图分解问题转化成为SADP版图分解问题并求解，避免了计算复杂性理论中难以处理的NP完全(NP complete)问题。 3.研究了SASP技术的工艺特征。利用顶点分组合并算法将SASP版图冲突图进行了简化，并采用图搜索/染色算法对版图进行分解。通过补充侧墙图案和辅助芯模图案，将SASP版图分解问题转化为SADP版图分解问题并求解。 测试结果验证了上述SATP，SAQP，SASP版图分解算法的有效性。其中SATP分解优化算法能将输入变量的总数减小55％以上。SAQP及SASP算法成功分解了工业界中常见的电路单元库版图，并证明了SAQP和SASP的版图分解问题均可以退化成为SADP的版图分解问题并进行求解。这些版图分解算法能够用于指导电路单元库的版图设计，为亚15纳米芯片制造提供电子设计自动化(EDA)解决方案。