高速高精度的模数转换器(ADC)是消费类电子和通讯系统中的重要模块之一,例如在无线基站中可能需要12位200M采样的ADC来进行信号处理,另外瓦森纳协定说明了高速高精度的ADC对我国目前还处在禁运状态。因此,研究高速高精度ADC的自主研发是一个具有挑战性的工作。在高速高精度的ADC中,有几种常用的结构如分级比较模数转换器(Sub-ranging ADC),折叠式模数转换器(Folding ADC)以及流水线模数转换器(Pipelined ADC)。在这些结构中,流水线ADC是实现高速高精度模数转换效率最高的一种结构,它经常被采用在数据采集系统,视频处理系统以及一些3G的无线应用。所以,本论文就是要研究高速高精度流水线ADC的系统设计,然后在了解系统的模块后进行电路和版图设计,并尽可能降低功耗。流水线ADC中存在很多的非理想因素,比如采样开关的导通电阻,运放的有限增益和带宽,比较器的失调电压,参考电压的波动,电容的失配以及电路中的噪声等,因此需要充分考虑这些非理想因素造成的流水线ADC的性能下降。通过对流水线ADC进行Matlab建模,分析这些非理想因素带来的输出频谱的变化,从而了解它们在电路设计中所占的重要地位。为了消除这些非理想因素,论文也提出了一种数字前台校准的算法来校准电容的失配误差,并在Matlab中验证了算法,达到了一定的效果。最后,考虑了功耗和速度的折中关系,选择1.5位每级作为流水线级来实现整个流水线ADC。整个流水线ADC包括了14个1.5位的流水线级和一个2位的Flash级,其中多加了2个流水线级用来作数字校准。本设计中提出的数字校准算法是通过全数字流程来实现的,首先是编写了数字工具需要的Verilog代码,并对代码进行综合生成仿真需要的电路。在验证电路的正确性后,使用数字工具对生成的电路进行布局布线,提取寄生参数后接着进行后仿真。如果后仿真结果没有达到要求,那么重复上述的数字流程,对数字工具参数进行适当的修改即可完成整个数字校准电路的设计。本论文设计了一个14位100M采样的原型流水线ADC,芯片采用TSMC 0.18μm CMOS工艺制造。经过数字校准后,当输入信号频率为1MHz,采样频率为40MS/s时,ADC的输出信噪比为64.1dB,无杂散动态范围为74.3dB。而当输入信号频率增加到20MHz时,输出信噪比降低为53.6dB,无杂散动态范围降低为64.5dB。流水线ADC的DNL和INL在校准前分别是+0.47/-0.5LSB和±12LSB。经过数字校准后DNL和INL分别提高为+0.38/-0.36LSB和+2.2/-2.1LSB。整个流水线ADC芯片在40MS/s情况下消耗的电流为180mA,在3.3V电源电压下的功耗为594mW。