【摘 要】
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锁相环时钟频率合成器常作为片内时钟源,在各种大规模的集成数字系统中被广泛应用.鉴于电荷泵锁相环具有易集成、低功耗、低抖动、捕获范围宽的特点,该研究采用了此结构锁相
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锁相环时钟频率合成器常作为片内时钟源,在各种大规模的集成数字系统中被广泛应用.鉴于电荷泵锁相环具有易集成、低功耗、低抖动、捕获范围宽的特点,该研究采用了此结构锁相环,产生480Mhz USB 2.0 PHY的内部时钟.该文首先介绍了锁相环的基本原理和分析方法,研究了目前被广泛应用的电荷泵锁相环技术,并对其中的重要模块的性能,尤其对各种鉴频鉴相器的优缺点、charge Pump各种结构面临的问题、环形VCO延迟单元结构的优劣和频率的调节方法及分频器中D触发器结构的特点等都做了详细地分析.在此基础上,从USB2.0 PHY的内部时钟源出发,设计了一个实用的3MHz输入,480MHz输出的锁相环时钟产生电路.该电路采用的Charge Pump结构很好的克服传统电路因电荷共享而引起的过冲缺点,消除了电流失配的现象,有效的提高了反映相差的精度.同时采用了Cascode结构的差分VCO也具有良好的抗噪声性能.该文在完成电路整体结构和电路核心模块设计的基础上,采用TSMC 0.35um CMOS工艺模型,用HSPICE和Spectre对上述的电荷泵锁相环结构进行了仿真和验证.
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