在诸多不同结构的模数转换器中,逐次逼近型模数转换器(SAR ADC)具有中等精度、尺寸小、功耗低、成本低等优点,在消费电子、信号采集等场合得到广泛应用。近年来,随着CMOS工艺特征尺寸不断减小,SAR ADC的速度跟精度不断提高,功耗跟电源电压不断降低,整体性能不断优化,已经成为该领域的研究热点。本文在分析传统同步时序SAR ADC的工作原理、电路结构和特点的基础上,采用异步时序结构,来实现8位精度,10MS/s采样率的逐次逼近模数转换器。首先在MATLAB平台上进行系统建模,分析时钟抖动、开关非线性、比较器失调、电容失配、噪声等非理想因素对电路的影响,然后对关键电路模块进行分析和设计,包括异步时序逻辑电路,能够有效提高转换速率、降低整体功耗；采用两级动态比较器,提高速度的同时减小静态功耗；采用改进的分段式电容阵列结构,DAC电容和采样电容的复用技术能够有效降低电路版图面积。由于采用异步时序结构,能够有效提高转换速度,减少外围电路,降低时钟模块设计复杂度,从而减小了芯片面积,也降低了系统整体功耗。本文基于SMIC 65nm CMOS工艺,采用Cadence公司Spectre系列软件对设计的电路进行模块仿真和整体仿真。在电源电压为1.2V,参考电压为1.2V,采样率为10MS/s,输入正弦波信号情况下,仿真结果显示,当输入信号频率为4.84375MHz时,ENOB=7.85bit,SNR=53.56dB, SNDR=49.06dB, SFDR=56.81dB。采用线性拟合算法,INL(max)=1.306LSB, INL(rms)=0.992LSB, DNL(max) =2.004LSB, DNL (rms)=1.39LSB,静态功耗为25uV,各项指标均满足设计要求。