【摘 要】
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低密度奇偶校验(Low-Density Parity-Check,LDPC)码是一类逼近香农极限的信道编码方案,其性能优越且实现复杂度低,因而在通信系统中应用十分广泛。论文旨在研究一种低码率LDPC码
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低密度奇偶校验(Low-Density Parity-Check,LDPC)码是一类逼近香农极限的信道编码方案,其性能优越且实现复杂度低,因而在通信系统中应用十分广泛。论文旨在研究一种低码率LDPC码编译码器的设计与实现。 论文首先对LDPC码的编译码算法及其硬件实现结构进行了讨论。针对LDPC译码算法,对和积算法及几种改进算法的性能进行了仿真分析与比对,选出适于物理实现的译码算法;针对译码算法的硬件实现结构,对比了全并行、全串行和部分并行等几种方案的优劣。其次,仿真了译码器硬件实现中存在的有限字长效应,对实现中的量化比特数选取问题进行了研究,确定为达到性能要求所需的量化字长。最后,采用Verilog HDL硬件语言完成了LDPC编译码器的编写,并基于Xilinx公司的FPGA开发套件完成了测试平台的搭建及测试验证,性能指标达到设计要求。
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