【摘 要】
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流水线模数转换器（Pipeline ADC）在大量电子通信系统如高性能数字通信系统、高质量视频系统和高速数据采集系统中获得了广泛的应用。随着这些应用领域相关技术的不断发展,流水线ADC的设计也随着集成电路工艺的进步逐步向更高速度、更高精度、更低功耗和更低电源电压等技术方向发展。这些发展趋势对传统的流水线ADC设计提出了巨大的挑战,传统流水线ADC设计依赖高增益高带宽运算放大器来实现高精度。本论文介
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流水线模数转换器（Pipeline ADC）在大量电子通信系统如高性能数字通信系统、高质量视频系统和高速数据采集系统中获得了广泛的应用。随着这些应用领域相关技术的不断发展,流水线ADC的设计也随着集成电路工艺的进步逐步向更高速度、更高精度、更低功耗和更低电源电压等技术方向发展。这些发展趋势对传统的流水线ADC设计提出了巨大的挑战,传统流水线ADC设计依赖高增益高带宽运算放大器来实现高精度。本论文介绍了流水线ADC的原理,并基于40nm CMOS工艺设计了一款12bit350MSps流水线ADC。本文首先介绍了流水线ADC的基本工作原理和组成单元,然后对影响流水线ADC的非理想因素进行了分析。确定了流水线ADC整体架构为2+2.5×4+3,并采用SHA-less架构和电容逐级缩减来降低功耗。由于先进CMOS工艺中低电源电压的限制,高增益高带宽的运算放大器难以实现,本文采用了两级运放实现低增益高带宽。为了解决运放低增益和电容失配带来的级间增益误差,采用了一种利用电容修调的前台校准技术对级间增益误差进行校准。本文设计的流水线ADC核心电路版图面积为750μm×250μm,整体功耗为123m W。后仿真结果表明在采样率为350MSps,输入信号幅度峰峰值1.4V,信号频率在175MHz以内的条件下,ADC的SFDR不小于73.29d B,ENOB不低于10.11bit,满足设计指标要求。
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