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信道编解码作为数字信息系统一个重要的组成部分,被广泛地应用到各种通信系统的差错控制当中。在低功耗(BLE)4.2协议中,数据在物理层(PHY)的传输中并没有加入编解码操作,如果传输过程中发生误码就会影响信号的传输质量。因此为了提高数据传输的准确性,在BLE 5.0标准PHY层中加入了信道编解码模块。本文研究的主要内容就是信道中卷积码的编解码在BLE 5.0标准PHY层中对传输数据的纠错性能。Viterbi算法作为一种卷积码的最大似然译码算法,不仅译码速度更快,而且译码效率更高,因此也被认为卷积码的最佳译码算法。本文主要设计与实现(2,1,4)卷积码的编码器和Viterbi译码器。文章首先研究和分析了卷积码的基本原理和描述方法以及编解码算法的理论知识。重点研究了Viterbi的算法设计及其逻辑分析和实现。研究结果详细如下:1.针对BLE数据包较小的特点设计了一种卷积编解码的译码方法。该方法主要解决现有技术在短数据信道传输过程中,易出现噪声干扰导致传输数据出错的问题,并针对常规的Viterbi硬判决和软判决译码算法提出了以下创新点:(1)硬判决译码过程中通过在编码器输出的数据前添加控制单元,优化译码器单元中数据的存储和比较方法。译码器的路径计算单元从第四个时刻开始取出之前存入的路径存储器中各状态下的路径度量值,与各跳转分支的度量值累加,并选出较小的路径累加值。这种方法不仅可以降低信号传输中的误码率,同时还降低了Viterbi译码器的空间复杂度。仿真验证该算法较传统的Viterbi算法可获得额外1dB左右的增益。(2)软判决算法仿真中通过Simulink建模,采用“Complex to Real-Imag”模块过滤掉信号中的虚部,只留下携带真实信息的实部。并对去掉虚部的原始信号利用“Uniform Encoder”模块来对数据进行8级3比特的量化归一化处理。经过仿真证明该软判决算法较硬判决算法可获得额外3dB左右的增益。2.编码器和译码器的逻辑分析和设计。重点采用Verilog硬件描述语言设计Viterbi译码器内的分支度量计算单元,加-比-选单元,路径度量存储单元,幸存路径存储单元和回溯单元五个模块。3.采用Modelsim和Matlab联合仿真的方法验证所设计的编解码算法的正确性。并在算法和逻辑设计基础之上,利用Altera公司的QuartusⅡ集成开发环境完成了整个编码器和Viterbi译码器的FPGA验证。在综合之后,采用自动布局布线工具Cadence SOC Encounter完成版图设计。