低密度奇偶校验码(Low-Density Parity-Check Codes,LDPC)是1962年由Gallager提出的基于稀疏校验矩阵的一种线性分组码,它以其接近于香农限的出色性能引起了通信领域的轰动,它是继Turbo码之后在纠错码史上的又一重大飞跃,且当前LDPC码极有可能被确定为第四代移动通信的纠错码编码方案,因此它已经成为当今通信领域专家和学者的研究热点。本文主要研究迭代译码算法,针对影响通信性能的有效性和可靠性,分别对LDPC码的硬判决算法和软判决算法进行了详尽的分析,并且找到了一种适于硬件实现的译码算法算法。本文大致可分为理论分析和硬件设计两大层面:理论研究方面,本文首先介绍了信道编码和LDPC码的背景知识,接着对LDPC码基本原理以及常用的构造方法和编码算法进行了讨论,重点对LDPC码的基于硬判决和软判决的两大类迭代译码算法,分别在译码复杂度和误码率两方面进行了深入剖析,文中介绍了一种通过减少迭代次数的方法来提高译码速度的译码算法,这种算法适合应用于对时间要求比较严格的实时系统中。最后通过搭建AWGN信道仿真平台,分析了各种算法的性能差异和各种不同的设置参数对译码性能的影响。通过仿真分析,找到了一种能够达到译码复杂度和可靠性的良好折衷的算法,基于这种算法我们对它进行了硬件设计。硬件设计方面,本文基于FPGA实现LDPC码译码器的设计为研究目标,以Normalized BP-Based译码算法为理论支持,利用Verilog HDL硬件描述语言,采取自顶向下的设计方法对LDPC码译码器进行了设计,较为详细地给出了译码器的整体结构框图以及各个译码功能模块的实现方式,在Quartus II软件环境中将各个模块整合为一个完整的译码器,并对译码器进行综合编译、功能时序仿真,验证对译码器的设计。