【摘 要】
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数字系统有助于提高现代电子系统的性能,数字系统优于模拟系统,但是现实世界信号的性质是模拟信号,因此需要一个模拟到数字的转换器来解决这个问题。在现代混合信号电路的设计中,模数转换器（ADC）是重要的构件,模数转换器在数字域和模拟域之间架起一座桥梁。在现有的各种模数转换器架构中,逐次逼近型模数转换器（SAR ADC）具有低功耗、中高速度、适度的分辨率,它是在低功耗和高速应用中需求量最大的ADC。随着工
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数字系统有助于提高现代电子系统的性能,数字系统优于模拟系统,但是现实世界信号的性质是模拟信号,因此需要一个模拟到数字的转换器来解决这个问题。在现代混合信号电路的设计中,模数转换器（ADC）是重要的构件,模数转换器在数字域和模拟域之间架起一座桥梁。在现有的各种模数转换器架构中,逐次逼近型模数转换器（SAR ADC）具有低功耗、中高速度、适度的分辨率,它是在低功耗和高速应用中需求量最大的ADC。随着工艺越来越先进,工艺的演进有利于数字电路的大规模集成,逐次逼近型ADC半模拟电路结构的优势更加明显。本文使用SMIC40LL的制程工艺设计了一款逐次逼近型ADC,它的精度是10位,采样速率是50MSPS。本文主要研究了常见结构的逐次逼近型ADC,包括三个核心电路模块,讲述了这三个电路模块的设计。数模转换器的设计主要讲了数模转换器电容阵列（CDAC）单位电容的选取,采样网络,开关切换策略。考虑到噪声和匹配约束电容,全差分采样网络的噪声2KT/C,最高位电容（MSB）为CDAC线性度的瓶颈,采样电容用自定义MOM电容,大小为1p F。对于采样开关的设计本文采用了栅压自举开关,有效的提升了采样开关的线性度。同时鉴于结构简单采用上极板采样。CDAC开关切换策略采用基于中间电平（VCM）的开关切换策略,转换过程中比较器输入共模电压保持恒定,但是需要引入一个中间电平VDD/2,在先进工艺下VDD/2附近的开关不容易实现,本文采用电容分裂技术将一个下极板接到VCM的电容拆分成2个电容,2个分裂电容的下极板分别接到参考电压（VREF）和地（GND）。本文分析了传统静态P前置运放（pre-OP）+锁存（Latch）比较器需要静态功耗,不利于低功耗设计,而且Pre-OP的复位难度大,影响比较器的速度,从而提出了动态Latch比较器可以实现0静态功耗,比较速度得到大幅度提升。对于SAR逻辑的设计为了避免外灌高速时钟,本文采用异步逻辑,根据每一次比较所花费的时间自动划分比较周期产生时钟信号。为了提升CDAC的建立速度,CDAC阵列引入了冗余纠错机制。本文在完成整体电路设计以后,对各个模块电路以及整体性能进行了仿真。整个电路采用1.1V供电电压,VREF由电源/地来提供,系统的采样速率为50MSPS。前仿真结果显示,在输入共模为0.6V,摆幅为0.5V,频率为2MHz的正弦信号,采样速率为50MPSPS的情况下,有效位数是10.1位,满足设计预期。
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作为基本逻辑单元的触发器,被广泛的使用在数字电路的时钟网络之中,降低触发器的功耗对于整个数字系统都是意义重大的,而降低功耗最直接的方法,就是降低工作电压,随着器件的尺寸缩小,随意降低电源电压是不可取的,这种做法会产生许多衍生的问题。在超低功耗的领域中,金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor Field Effect Transistor,MOSFET）技术
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