随着微处理器设计和生产工艺的快速发展,存储系统的访问速度与处理器的运算速度的差距日益显著,处理器的性能以每年60%的速度在增长,而主存储器芯片带宽仅仅以每年10%的速度在增长,访存性能已成为提高DSP系统性能的主要瓶颈。提高存储系统的数据吞吐量,使之与处理器的处理带宽相匹配,是决定DSP性能的关键因素之一。合理的cache设计是缩小DSP处理器和存储器速度差距的主要方法,也是影响整个系统性能的关键因素之一。本文在广泛研究了当前主流的高性能DSP芯片的存储系统架构之后,选择了基于ADSP-TigerSharc201 DSP的片上存储系统进行设计优化并实现。整个存储系统分为六个子模块,交叉连接模块、cache控制模块、替换算法模块、状态寄存器模块、DRAM模型模块和时钟分频模块。其中最复杂的模块是cache控制模块,它又包括了读缓冲、回存缓冲和cache。针对整个存储系统在每次总线访问中的行为,对cache/缓冲命中缺失判断和LRU替换算法分别进行了时序上的优化。将串行的命中缺失判断转换为并行,将LRU替换算法转换为PLRU替换算法。为了保证设计的正确性,还进行了功能验证和时序验证。最终的结果表明,在smic180nm的工艺条件下,优化使得整个存储控制系统的性能提高了10%。