本文主要研究基于F206DSP的40/32位浮点/整数乘法器设计。内容包括乘法的补码算法，乘法器的阵列选择，进位选择加法电路的实现以及该乘法器的CMOS逻辑电路设计，并在实现其硬件逻辑的基础上完成总体仿真。 文章首先讨论了DSP的数据格式以及浮点数的基本操作，重点说明了浮点乘法器的流程。针对补码形式的数据格式，在比较了几种补码算法的基础上，选择了改进的Booth算法进行深入讨论并将其应用于到乘法器的设计中去。 然后详细分析了乘法器的阵列选择，讨论了阵列乘法器的两种典型阵列：重复阵列(IA)和Wallace树型结构，笔者就本文研究的32位浮点乘法采用了一种改进的采用两级流水线的4-2压缩器和全加器混合使用的对称Wallace树型结构完成13个部分积的相加，并重点给予阐述。接着讨论了乘法器的功能模块设计，其中包括：乘法器矩阵中的Booth编码器，部分积产生电路，进位选择电路的逻辑设计原理。在比较了几种常用的进位传递加法器原理与结构的基础上，使用静态Manchester与跳跃进位相结合的方式并完成高速进位链的设计。本文还对乘法器所用的基本CMOS单元电路的工作方式，速度等方面作了比较深入的分析讨论。 最后在乘法器硬件逻辑实现的基础上，笔者采用自上而下和自下而上结合的设计方法对乘法器进行编程描述，而后完成乘法器全部功能的逻辑仿真，并在Synopsys系列EDA软件上进行验证。